Haré la codificación Verilog del sistema para fpga y asic.

¡Hola! Gracias por visitar mi servicio.

Traduciré su especificación de diseño a RTL usando HDL Verilog/System Verilog para programar FPGA o diseñar ASIC . Puedo verificar la funcionalidad de su código Verilog, depurarlo y realizar análisis de cobertura que incluyen:

• Código (Bloque, Expresión, Alternar)
• MEV
• Funcional

Puedo diseñar el proyecto con diferentes protocolos (por ejemplo, SPI) y puedo diseñar a cualquier nivel, por ejemplo ALU, sumadores, multiplicadores, algoritmos, etc. Mis servicios incluyen:

• Esquema de bloques
• Diseño RTL
• Verilog HDL/Sistema Verilog
• Banco de pruebas
• Simulaciones
• Verificación
• FPGA
• Síntesis lógica
• Diseño físico, incluido el diseño.
• Análisis de cobertura
• SVA (afirmaciones de System Verilog)
• Verificación de lista de red

Herramientas que uso:

• Xilinx Vivado
• Xilinx ISE
• Incisivo/Xcelium/VCS
• modelismo
• Género
• Innovus
• Virtuoso
• carril abierto
• iverilog

Nota: Le rogamos que se comunique conmigo antes de realizar el pedido si su proyecto es complejo, para que podamos acordar y bloquear las especificaciones de diseño antes de realizar el pedido.