Diseñaré rtl sintetizable y testbench uvm en systemverilog

Soy ingeniero en diseño digital y verificación con más de 3 años de experiencia práctica en ASIC y FPGA. La mayor parte de mi día trabajo con SystemVerilog, y uso Python y C++ para modelos de referencia, scripts y herramientas de comprobación.

Lo que puedo ayudarte a hacer:

- Diseño rtl en SystemVerilog y pruebas de auto-verificación

- Verificación de interfaces de bus, especialmente AXI4

- Verificación de procesadores y RISC-V usando suites de pruebas de código abierto

- Limpieza y diseño de RTL, incluyendo correcciones de lint

- Modelos en Python para verificar el comportamiento antes de comprometerse con RTL

- Flujos Makefile y listas de archivos para simulación

Herramientas: Synopsys VCS, Cadence Xcelium, Xilinx Vivado y MATLAB/Simulink cuando se necesita un modelo.

Cómo trabajo: envíame tu especificación y RTL antes de hacer el pedido. Los leeré y te diré qué puedo entregar de manera realista y cuánto tiempo tomará. Las entregas incluyen diseño RTL, testbench, scripts de ejecución, documentación del diseño y una breve nota sobre qué se probó y qué no.