Haré diseño y verificación RTL usando Verilog, SystemVerilog

Parte de la información se ha traducido automáticamente.
Poorna

India

Hablo Inglés
Soy un ingeniero freelance de VLSI con experiencia en diseño digital, codificación RTL y verificación funcional para proyectos ASIC y FPGA. Me especializo en desarrollo de hardware de principio a fin,...
Leer más
Acerca de este Servicio

¿Estás trabajando en un proyecto de ASIC o FPGA y necesitas ayuda con el diseño o la verificación RTL?

¡Estás en el lugar correcto!


Ofrezco diseño profesional RTL y desarrollo de testbench usando Verilog/SystemVerilog para módulos de hardware desde básicos hasta avanzados. Ya seas estudiante, investigador o ingeniero, puedo ayudarte a simular, verificar y preparar tu diseño.


Diseño RTL básico y testbench

  • Módulo RTL simple (lógica de un nivel)
  • Estructura básica de testbench
  • Estímulo de entrada y monitoreo
  • Salida de forma de onda
  • Verilog/SystemVerilog
  • Hasta 1 módulo


Estándar y Premium

Diseño RTL multinivel y testbench

  • Diseño jerárquico/multinivel
  • Estructura completa de testbench
  • Estímulo y verificaciones de entrada/salida
  • Generación y observación de formas de onda
  • Estructura de diseño con código limpio y modularidad
  • Incluye aserciones básicas
Leer más
do rtl design and verification using verilog, systemverilog
do rtl design and verification using verilog, systemverilog
Pantalla completa
Pantalla completa
Pantalla completa
do rtl design and verification using verilog, systemverilogdo rtl design and verification using verilog, systemverilogdo rtl design and verification using verilog, systemverilogdo rtl design and verification using verilog, systemverilog

Etiquetas relacionadas