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Desarrollaré y verificaré diseños rtl usando verilog, systemverilog y uvm

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Osama

Pakistán

Hablo Urdu, Pashto, Inglés
Ingeniero de diseño FPGA y RTL con experiencia práctica en Xilinx Zynq RFSoCs, diseño de procesadores RISC-V y verificación con SystemVerilog. He construido procesadores multicycle y en pipeline desde...
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Acerca de este Servicio

¿Buscas un ingeniero confiable para diseñar, verificar o depurar tus proyectos RTL y FPGA? Estás en el lugar correcto.

Me especializo en diseño RTL y verificación funcional usando SystemVerilog y UVM. Con experiencia práctica en roles de la industria y en investigación académica, entrego trabajo de calidad de producción, no solo código que simula.

Lo que puedo hacer por ti:

  • Escribir y verificar diseños RTL en Verilog / SystemVerilog
  • Construir testbenches UVM en capas (driver, monitor, scoreboard, cobertura)
  • Verificar interfaces SPI, UART, AXI, Wishbone
  • Implementación en FPGA con Xilinx Vivado / Quartus
  • Análisis de temporización, síntesis y depuración
  • Simulación usando QuestaSim o Cadence Xcelium

He diseñado procesadores RISC-V multicycle y pipelined, verificado núcleos SPI con entornos UVM completos y trabajado con Xilinx Zynq RFSoCs en sistemas RF profesionales. Actualmente soy investigador afiliado en la Universidad GIST, Corea del Sur.

Comunicación clara, entrega a tiempo y código bien documentado en cada proyecto. Envíame un mensaje antes de ordenar para que podamos discutir tus requisitos exactos.

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develop and verify rtl designs using verilog, systemverilog and uvm
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