Te ayudaré con diseño lógico digital, verilog y uvm

Ofrezco servicios profesionales de Verilog y diseño lógico digital con una sólida base en experiencia en verificación de diseño en el mundo real. He trabajado en múltiples proyectos de semiconductores que involucran comprensión de RTL, puesta en marcha de testbench, verificación CSR y diseños basados en protocolos, lo que me permite entregar lógica que no solo es correcta en teoría, sino confiable en simulación.

Puedo ayudarte a diseñar, depurar o mejorar lógica combinacional y secuencial, incluyendo FSMs, contadores, registros y datapaths. También apoyo la creación de testbench en Verilog y la depuración de RTL con un enfoque claro y estructurado.

Todo el código entregado en este gig está totalmente probado y es ejecutable solo en Synopsys VCS. Esto garantiza una precisión de simulación de nivel industrial y evita inconsistencias entre simuladores. El soporte para otros simuladores no está incluido a menos que se discuta previamente.

Lo que ofrezco:

• Codificación RTL en Verilog/SV
• Diseño lógico digital (FSM, registros, contadores)
• Creación y depuración de testbench (VCS)
• Lógica basada en CSR y registros
• Explicación y depuración de RTL

Herramientas: Verilog/SystemVerilog, Synopsys VCS

Enfoque: Precisión, claridad y fiabilidad en simulación