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Haré diseño RTL de fpga en verilog y verificación uvm en systemverilog
Ingeniero FPGA para diseño RTL y verificación UVM
Bienvenido a mi perfil de Diseño Digital y Verificación. Soy un ingeniero en VLSI/FPGA especializado en diseño RTL front-end y verificación avanzada UVM.
Nuestra experiencia:
• Diseño RTL: Verilog/Sys...
Acerca de este Servicio
Hola, soy un ingeniero en hardware digital y verificación. Diseño, optimizo y verifico arquitecturas de FPGA limpias, sintetizables, basadas en tus requisitos personalizados, especificaciones o diagramas de bloques.
Con orgullo doy la bienvenida a todos los clientes internacionales, equipos corporativos, startups y estudiantes académicos de todas las culturas. Ya seas un ingeniero de la industria lanzando un módulo de hardware o un estudiante enfrentando una tarea difícil de diseño digital, estoy aquí para apoyar completamente tu proyecto con comunicación clara.
Lo que entrego:
Módulos RTL personalizados de FPGA y núcleos de IP de hardware usando Verilog y SystemVerilog
FSMs robustos, FIFOs, contadores, temporizadores y pipelines de datos de alta velocidad
Integración completa de protocolos AXI, AHB, APB, SPI, UART y Avalon DMA
Bancos de pruebas de verificación y simulaciones funcionales (Layered SV y UVM 1.2 avanzado)
Aserciones en SystemVerilog concurrentes (SVA) y cierre de cobertura funcional
Depuración exhaustiva de RTL, corrección de sintaxis y verificación de temporización
Herramientas y software:
Intel Quartus Prime
QuestaSim / ModelSim
Platform Designer (QSYS)
Por favor, contáctame antes de hacer tu pedido para revisar juntos las especificaciones de tu proyecto.
Plataforma:
FPGA
Sensores:
Sonido y vibración
•
Detección de voltaje
•
Cámara
•
Posición
Experiencia:
Depuración de código
•
Optimización de SoC
•
pruebas
Mi porfolio
FAQ
Traducción automática
¿Aceptas tareas académicas, trabajos de laboratorio universitario o proyectos personalizados de estudiantes?
¡Sí, claro! Acepto y apoyo con gusto tareas de laboratorio universitario, proyectos de fin de curso y tareas académicas personalizadas de estudiantes de todo el mundo. Aseguro que todos los entregables incluyan código fuente limpio y bien comentado y salidas de simulación estructuradas que sean fáciles de seguir y presentar.
¿Qué placas de hardware FPGA y protocolos específicos soportas?
Me especializo en el ecosistema Intel/Altera, trabajando extensamente con plataformas como la Terasic DE1-SoC (Cyclone V). Configuro, depuro e integro protocolos de bus estándar de la industria, incluyendo AMBA AXI, AHB, APB, SPI, UART y interfaces Avalon Memory-Mapped DMA.
¿Puedes construir un entorno de verificación completo usando UVM 1.2 desde cero?
Sí. Puedo diseñar entornos modulares, basados en clases, de banco de pruebas UVM 1.2 en SystemVerilog, completos con agentes activos, controladores, monitores y scoreboards de auto-verificación. También escribo aserciones en SystemVerilog concurrentes (SVA) y manejo distribuciones de restricciones para lograr un cierre del 100% en la cobertura funcional.
