Ofreceré servicios en diseño y verificación digital con aproximadamente 6 años de experiencia.

Poseo una experiencia profesional de más de 6 años en lógica digital, diseño y verificación de sistemas. Tengo una sólida experiencia en los lenguajes Verilog, SystemVerilog, UVM y Python, y he realizado muchos proyectos tanto a nivel profesional como personal en ellos. Algunos de los proyectos clave son los siguientes:

- Planificar la verificación de bloques de diseño digital complejos entendiendo completamente la especificación del diseño y colaborando con ingenieros RTL para identificar escenarios importantes de verificación

- Creación y ejecución de planes de prueba para verificación

- Verificación arquitectónica/microarquitectónica de la implementación del módulo de depuración RISCV en un ISS propietario y en RTL de núcleo de servidor de alta gama

- Entender las especificaciones arquitectónicas, escribir pruebas dirigidas en C y Assembly para verificación funcional y

cierre de cobertura (código + funcional)

- Ejecutar regresiones y depurar fallos en trazas en 22 núcleos de alta gama

- Desarrollar scripts post-sim y de automatización en Python, Ruby y Bash

- Trabajar con el equipo de socios de nuestro cliente en San Mateo, CA, EE. UU., lo que implicaba reuniones semanales

- Experiencia trabajando con herramientas de Mentor Graphics como QuestaSim y visualizer

- Verificación de SweRV Core (de Western Digital)