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Diseñaré módulos RTL, verilog, systemverilog para FPGA y ASIC digital
Acerca de este Servicio
¿Necesitas RTL limpio y sintetizable para proyectos de FPGA o ASIC? Ofrezco servicios profesionales de diseño RTL usando Verilog, SystemVerilog y VHDL para sistemas digitales de calidad de producción.
Servicios incluidos:
- Diseño y codificación RTL
- Diseño digital FPGA/ASIC
- Diseño FSM
- Interfaces UART, SPI, I2C, AXI
- Simulación y desarrollo de testbench
- Optimización de temporización
- Prototipado FPGA
- Depuración RTL y revisión de código
- Verilog/SystemVerilog listo para síntesis
Herramientas y plataformas:
Vivado, Quartus, ModelSim, QuestaSim, Verilator
Familias de FPGA:
Xilinx Artix-7, Spartan, Zynq, Intel/Altera Cyclone
Todos los entregables incluyen RTL documentado, formas de onda de simulación, archivos fuente organizados y código verificado.
Trabajo con startups, estudiantes, investigadores y empresas de hardware que necesitan soluciones confiables de RTL para FPGA/ASIC.
Por favor, envíame un mensaje antes de ordenar con las especificaciones de tu proyecto, dispositivo FPGA, interfaces y requisitos de temporización.
Palabras clave: Diseño RTL, Verilog, SystemVerilog, FPGA, ASIC, Diseño digital, Ingeniero FPGA
Plataforma:
FPGA
FAQ
Traducción automática
¿Puedes ayudar con tareas académicas o universitarias?
Sí, puedo asistir con tareas académicas para fines de aprendizaje.
¿Entregas código verificado por simulación o solo el RTL?
Todos los paquetes incluyen al menos un testbench dirigido y confirmación mediante formas de onda de simulación. Los paquetes Estándar y Premium incluyen testbenches con autoevaluación y salidas de aprobado/reprobado, asegurando la corrección antes de que toques el hardware.
Tengo un diseño parcial que necesita depuración u optimización, ¿puedes ayudar?
Sí. La depuración RTL, resolución de problemas de síntesis y optimización de temporización están dentro del alcance. Comparte tu código existente y los registros de síntesis/simulación, y diagnosticaré y solucionaré los problemas. Envíame un mensaje primero para revisar el alcance.
¿Puedes implementar protocolos de comunicación personalizados más allá de UART/SPI/I2C?
Sí, incluyendo AXI4, AXI4-Lite, AXI4-Stream, APB, AHB, PCIe (lógica de controlador), capas MAC Ethernet y protocolos propietarios personalizados. Describe la especificación del protocolo y lo implementaré correctamente.
¿El RTL entregado está listo para síntesis en flujos ASIC, no solo FPGA?
Sí. Escribo RTL independiente de la tecnología que evita primitivas de FPGA a menos que se solicite explícitamente. Para objetivos ASIC, aseguro que no haya latches inferidos, estrategias de reset correctas y manejo limpio de CDC (cruce de dominios de reloj), listo para herramientas de síntesis como Synopsys DC o Cadence Genus.
