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Realizaré verificación RTL y desarrollo de testbench UVM para FPGA y ASIC.
Acerca de este Servicio
Ingeniero de verificación RTL | UVM · SystemVerilog · FPGA · ASIC
¿Tu RTL pasa el lint pero falla en silicio? Los errores detectados tarde cuestan 10 veces más. Los detecto en el nivel de testbench antes del tapeout.
Soy un ingeniero de verificación profesional especializado en verificación funcional de diseños FPGA y ASIC usando SystemVerilog y UVM. Construyo entornos de verificación que encuentran errores reales, cierran coberturas reales y te dan confianza en que tu RTL es correcto.
LO QUE ENTREGO
Desarrollo de testbench UVM (agent, sequencer, driver, monitor, scoreboard)
Planificación de pruebas dirigidas y con rando restringido
Verificadores de protocolo con assertions SVA, especificaciones de propiedades
Verificación basada en cobertura (funcional + cobertura de código)
Verificación de protocolos: UART, SPI, I2C, AXI4, APB, AHB
Integración de VIP (Verification IP)
Simulación y depuración de formas de onda (ModelSim, QuestaSim, VCS, Xcelium)
Reportes de errores con casos de prueba reproducibles
ENVÍAME UN MENSAJE ANTES DE PEDIR
Comparte tu RTL, especificaciones de protocolo y metas de cobertura y confirmaré alcance y plazo.
Verifiquémoslo bien desde la primera vez.
Plataforma:
FPGA
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FAQ
Traducción automática
¿Escribes entornos UVM completos o solo testbenches independientes?
Ambos. El paquete básico incluye un testbench SystemVerilog dirigido. Los paquetes estándar y premium ofrecen un entorno UVM completo en capas — agente UVM (sequencer, driver, monitor), scoreboard, modelo de referencia y secuencias de prueba reutilizables. El entorno está estructurado para ser ampliado por tu equipo después.
¿Qué simuladores soportas?
Trabajo con ModelSim, QuestaSim, Synopsys VCS. Solo dime qué simulador usa tu equipo y me aseguraré de que el testbench compile y funcione sin problemas en ese entorno, incluyendo las banderas de compilación correctas y el flujo de scripts.
¿Puedes verificar protocolos personalizados o propietarios más allá de UART/SPI/I2C/AXI?
Sí. Puedo construir un agente UVM específico para cualquier interfaz personalizada con un documento de especificación o descripción de forma de onda. Para protocolos estándar (AXI4, AXI4-Lite, AXI4-Stream, APB, AHB, AMBA), puedo desplegar o configurar VIP existentes o crear un agente personalizado ligero según tu presupuesto.
Tengo una simulación fallida pero no sé dónde está el error. ¿Puedes depurarla?
Por supuesto. Comparte tu RTL, testbench, log del simulador y cualquier dump de forma de onda fallido (.vcd/.fsdb). Identificaré la causa del fallo, determinaré si es un error en RTL, problema en el testbench o desajuste de temporización/interfaz, y te entregaré un reporte claro con una recomendación de corrección o código corregido.
