Diseñaré, depuraré y optimizaré sistemas digitales riscv usando systemverilog y c

Soy un Ingeniero de diseño digital con más de 2 años de experiencia en sistemas digitales y arquitectura de computadoras en la industria de semiconductores.

Ofrezco servicios de desarrollo, verificación y depuración RTL RISCV usando SystemVerilog y Verilog, alineados con flujos de desarrollo y verificación de hardware estándar de la industria. Mi trabajo enfatiza RTL limpio y sintetizable, precisión funcional y implementación basada en verificación.

Tengo experiencia práctica trabajando en procesadores de ciclo único y con pipeline, incluyendo arquitecturas RISC de 16 y 32 bits, junto con interfaces UART y AMBA AXI, usando flujos de trabajo basados en Vivado.

Lo que puedo hacer

Desarrollo RTL

• Implementación RTL en SystemVerilog / Verilog
• Estilo de codificación modular y sintetizable
• Implementación de datapath y lógica de control
• Trabajo en microarquitectura de procesadores

Verificación y depuración

• Planificación de pruebas de verificación
• Implementación de testbench dirigido
• Depuración RTL y análisis de formas de onda
• Validación funcional y aislamiento de problemas

Protocolos y interfaces

• Implementación y validación de UART
• Manejo del protocolo AMBA AXI

No dudes en contactarme para discutir antes de hacer un pedido.