Haré diseño RTL, verificación y proyectos FPGA con system verilog

¡Hola! Soy Waseem, un Ingeniero de Diseño Digital y Verificación especializado en SystemVerilog, Diseño RTL, UVM y desarrollo FPGA.

Lo que ofrezco

• Diseño RTL en SystemVerilog
• Testbenches UVM y Verificación funcional
• Desarrollo FPGA (Xilinx / Intel)
• Diseño de lógica combinacional y secuencial
• Máquinas de estados finitos (FSM)
• Contadores, registros de desplazamiento, sumadores, multiplexores
• Mapas K y optimización booleana
• Convertidores de código y sistemas numéricos
• Desarrollo de testbench (SV, QuestaSim, ModelSim)
• RTL limpio, sintetizable y con temporización adecuada
• Diagramas de bloques y documentación

Herramientas y software

• ModelSim / QuestaSim
• Xilinx Vivado / Quartus
• Verilator
• Altium, KiCad
• Logisim, Proteus, LTSpice

¿Por qué elegirme?

• Código SystemVerilog limpio, eficiente y estándar de la industria
• Verificación de alta calidad con cobertura
• Entrega rápida y comunicación clara
• Satisfacción total del cliente
• Ingeniero profesional con experiencia práctica

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