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Diseñaré y verificaré sistemas de lógica digital usando verilog, system verilog, uvm

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Medhavi

India

Hablo Inglés, Hindi

Apasionado por la verificación funcional, ASIC y circuitos digitales!

¡Hola! Soy Medhavi. Tengo una maestría en ingeniería de VLSI y sistemas embebidos con una experiencia profesional de 3 años en una multinacional. Especialización: VIPs | cobertura | regresión Lenguaj...
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Acerca de este Servicio

Resumen sobre mí: Soy un profesional en Verificación Funcional con 6 meses de entrenamiento profundo y riguroso en la creación de entornos de verificación complejos usando System Verilog y frameworks UVM.

Competente en desarrollar planes de prueba, BFMs/UVCs para protocolos estándar de la industria. Los logros clave incluyen implementar cobertura funcional y escribir pruebas complejas para cerrar cobertura usando regresión y análisis de cobertura junto con depuración RTL.


Ofertas principales:

  • Diseñar, desarrollar y verificar sistemas digitales usando Verilog | VHDL | System Verilog | UVM, lenguaje de descripción de hardware.
  • Escribir código eficiente y sintetizable para implementaciones en FPGA y ASIC.
  • Realizar proyectos y tareas universitarias con código fuente en ejecución y resultados de simulación de pruebas.
  • Analizar y depurar resultados de simulación para identificar y solucionar problemas de diseño.
  • Colaborar con equipos multifuncionales para integrar módulos diseñados en sistemas más grandes.
  • Desarrollar y mantener documentación técnica de los módulos diseñados.


Estándares/Protocolos: AXI | AHB | APB | UART | SPI | I2C | CAN | PCIe | USB | Ethernet


Lenguajes de hardware: Verilog | VHDL | System Verilog | UVM


Lenguajes de software: C | C++ | Python


Simuladores: VCS | Questa | ModelSim

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