Diseñaré un procesador risc v o mips en verilog con testbench

¿Atascado en una tarea o proyecto de diseño de procesador RISC-V o MIPS?

Diseño, implementación y simulación de procesadores RISC-V/MIPS de ciclo único y pipelined en Verilog, hechos para ayudarte a entender la arquitectura, cumplir con tu plazo y aprobar tu revisión o viva con confianza.

Lo que obtienes:

• Código Verilog limpio y bien comentado
• Testbench + formas de onda de simulación (ModelSim/QuestaSim/Icarus Verilog + GTKWave)
• Soporte para subconjuntos de instrucciones principales RV32I / MIPS (subconjuntos personalizados bajo solicitud)
• Explicación escrita opcional/informe del datapath y la lógica de control

Por qué trabajar conmigo:

• Sólido conocimiento en arquitectura de computadoras y diseño digital
• Simulaciones claras y funcionales, no solo código que "debería" funcionar
• Comunicación rápida y receptiva

Antes de ordenar: envíame un mensaje con tus requisitos de ISA (qué instrucciones, ciclo único o pipelined, manejo de hazards necesario) para poder recomendarte el paquete adecuado.