Implementaré y depuraré diseños de FPGA en VHDL, SV o Verilog

Programación FPGA y diseño RTL (VHDL / Verilog / SystemVerilog)

Si necesitas ayuda con desarrollo de FPGA, diseño RTL, simulación/verificación o puesta en marcha/depuración, estás en el lugar correcto.

Soy un ingeniero FPGA/RTL con experiencia en la industria entregando hardware digital para 5G NR (PHY alto/bajo) y RTL de aceleradores basados en RISC-V. Mi trabajo incluye diseño RTL, simulación, optimización de STA/tiempo, integración de SoC/IP y puesta en marcha de sistemas/tableros en proyectos del mundo real.

Servicios ofrecidos

• diseño e implementación RTL (VHDL / Verilog / SystemVerilog)
• Creación de testbench + simulación RTL (ModelSim / Cadence Xcelium)
• Depuración y verificación de funcionalidad (formas de onda, registros, comprobaciones)
• Prototipado e integración FPGA usando Xilinx Vivado (configuración de proyectos, soporte de bitstream)
• Optimización de tiempos / correcciones impulsadas por STA

Documentación y entrega

• RTL limpio y comentado
• Scripts y resultados de simulación
• Notas de integración (y orientación sobre restricciones cuando sea necesario)

Por favor, envíame un mensaje antes de hacer un pedido. Revisaré tus requisitos y sugeriré el mejor paquete o alcance (consulta gratuita).