Haré UVM de tu RTL específico

Ingeniero de verificación RTL | SystemVerilog · UVM · Verilog · RISC-V · FPGA

¿Buscas un ingeniero experto en Verilog, SystemVerilog o UVM para verificar tu diseño RTL? Ofrezco servicios estructurados y confiables de verificación RTL y diseño digital para proyectos FPGA y ASIC.

Me especializo en desarrollar testbenches SystemVerilog/UVM, escribir escenarios de prueba, depurar fallos de simulación y verificar la funcionalidad del DUT según las especificaciones.

LO QUE OFREZCO:

Desarrollo de testbench UVM: agente, secuenciador, conductor, monitor, scoreboard y entorno

Casos de prueba dirigidos y de prueba aleatoria restringida

Cobertura funcional y análisis de cobertura

Aserciones SystemVerilog y verificación de protocolos

Codificación RTL, depuración y desarrollo de testbench

Verificación de procesador RISC-V

Verificación de protocolos: AXI/AXI4-Lite, APB, AHB, UART, SPI e I2C

Simulación y depuración de formas de onda usando QuestaSim

Análisis de errores, casos de prueba reproducibles e informes de verificación

Me enfoco en entornos de verificación limpios, reutilizables y escalables con depuración práctica y verificación basada en cobertura.

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Hagamos que tu RTL sea confiable y esté listo para verificación.