Depuraré, arreglaré y verificaré tu diseño RTL de FPGA en verilog, vhdl o systemverilog.

Parte de la información se ha traducido automáticamente.
Zeerak

Pakistán

Hablo Inglés, Urdu, Pashto, Hindi

2 pedidos completados

Ingeniero de diseño FPGA y RTL, Verilog VHDL SystemVerilog Vivado

Ingeniero de diseño FPGA y RTL | Más de 4 años | Verilog, VHDL, SystemVerilog, Vivado Diseño, verifico y depuro sistemas digitales confiables para startups, investigadores e ingenieros en todo el mun...
Leer más
Acerca de este Servicio

¿Tu diseño de FPGA en Verilog, VHDL o SystemVerilog está fallando en simulación o hardware? Déjame depurarlo, arreglarlo y verificarlo.


Soy ingeniero de diseño de hardware con más de 4 años de experiencia en la industria en diseño RTL, verificación de FPGA y depuración digital. He entregado diseños probados en SWARM (defensa, RF), ERAYS Technologies y el Instituto Nacional de Electrónica.


Haré:

Depurar y arreglar código existente en Verilog, VHDL, SystemVerilog

Encontrar violaciones de timing, desajustes en simulación y errores de síntesis

Escribir testbenches en SystemVerilog y UVM

Verificar en ModelSim, QuestaSim, Vivado XSim, Icarus

Implementar y poner en marcha en Vivado, Quartus, Xilinx ISE, Vitis HLS

Resolver problemas de integración de AXI, I2C, SPI, UART y Zynq SoC

Mejorar el cierre de timing, consumo de energía y área

Proporcionar RTL sintetizable con informes claros


Hardware probado: Nexys A7, Basys 3, Zybo, ZedBoard, ZC706, DE10-Lite.

Herramientas: Vivado, Quartus, ModelSim, QuestaSim, Vitis HLS, ChipScope, ILA, TCL, Git, PetaLinux.


Lo que obtienes:

Bitstream funcional o RTL arreglado

Cambios documentados y informe de correcciones

Consulta previa gratuita


Por favor, envía un mensaje antes de ordenar con tu código o problema.

Leer más
debug fix and verify your verilog vhdl systemverilog fpga rtl design
Pantalla completa
debug fix and verify your verilog vhdl systemverilog fpga rtl design
Pantalla completa
Pantalla completa
debug fix and verify your verilog vhdl systemverilog fpga rtl designdebug fix and verify your verilog vhdl systemverilog fpga rtl designdebug fix and verify your verilog vhdl systemverilog fpga rtl design

Plataforma:

Qualcomm Snapdragon

Experiencia:

Desarrollo de firmware

•

Depuración de código

+1 más

Mi porfolio

Etiquetas relacionadas