Diseñaré a medida y verificaré en SystemVerilog

Diseño de FPGA de alto rendimiento y aceleración de IA

¿Tienes problemas con la alta latencia en tus modelos de IA? O quizás estás enfrentando problemas de cierre de temporización en tu RTL actual. Me especializo en transformar algoritmos complejos en arquitecturas de hardware optimizadas.

Lo que ofrezco:

• Diseño RTL personalizado: Verilog/SystemVerilog limpio y sintetizable adaptado para Xilinx (Vivado/ISE) o Intel (Quartus).
• IA/ML en el edge: Me especializo en aceleradores de hardware para CNNs, YOLO y algoritmos DSP, optimizando tanto el rendimiento como la utilización de recursos (LUTs/DSPs).
• Verificación: Bancos de pruebas robustos con mecanismos de autoevaluación para garantizar hardware "a la primera".
• Interfaz AXI: Experiencia en AXI4, AXI-Lite y AXI-Stream para una integración fluida en SoC (Zynq/UltraScale+).

Herramientas que utilizo:

• Xilinx Vivado / ISE / Vitis
• ModelSim / QuestaSim
• MATLAB/Simulink

Entregables:

1. Código RTL completamente comentado.
2. Banco de pruebas y formas de onda de simulación.
3. Informes de utilización de recursos y temporización.
4. (Opcional) controladores en Python/C++ para pruebas de hardware.

¡Por favor, contáctame antes de hacer un pedido para discutir tu arquitectura y restricciones!