Escribiré código RTL en VHDL Verilog con testbench y simulación en Vivado

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Waleed Hassan

Pakistán

Hablo Urdu, Inglés

Diseño FPGA VHDL Verilog MATLAB y Python

Diseño y verificación de hardware digital — RTL en VHDL y Verilog, con testbenches que demuestran que el diseño funciona realmente. Mi trabajo abarca lógica combinacional y secuencial, máquinas de es...
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Acerca de este Servicio

Realizo diseño y verificación de RTL en VHDL y Verilog, debidamente probado.


La mayoría puede escribir código que compile. Yo escribo código limpio, sintetizable y que incluye un testbench que realmente demuestra que funciona.


LO QUE OBTIENES

- RTL comentado, sintetizable (VHDL o Verilog a tu elección)

- Un testbench funcional con casos de prueba reales

- Capturas de pantalla de formas de onda de simulación

- Archivos fuente que puedes abrir y ejecutar tú mismo


LO QUE CONSTRUYO

- Lógica combinacional y secuencial: sumadores, ALUs, multiplicadores, comparadores

- Máquinas de estados finitos: controladores, detectores de secuencia, manejadores de protocolo

- Contadores, registros de desplazamiento, archivos de registros, bloques de memoria

- Controladores UART / SPI / I2C

- Datapaths, pipelines, núcleos de procesador (RISC-V)

- Testbenches y verificación para código que ya tienes


HERRAMIENTAS

Vivado (principal), GHDL, ModelSim. Dime cuál usas y me adaptaré.


TRABAJOS RECIENTES

Un procesador RISC-V pipelined de 5 etapas en VHDL con predictores de rama de 1, 2 y 3 bits, reenvío completo, lógica de stall y flush, validado contra un modelo de referencia en Python.


Envíame tu especificación antes de ordenar. Te diré directamente si puedo hacerlo y qué paquete se ajusta.

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Plataforma:

FPGA

Experiencia:

Microcontroladores

•

Programación

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