Diseñaré, simularé y depuraré sistemas FPGA en verilog y vhdl

Hola, soy Rana, estudiante de Ingeniería Eléctrica especializada en Sistemas Embebidos y Diseño Digital, con experiencia práctica en Verilog, VHDL y diseño de lógica digital basado en FPGA.

**OFREZCO:**

- Programación en Verilog y VHDL / diseño RTL

- Diseño y simulación de lógica digital (circuitos combinacionales y secuenciales)

- Diseño de máquinas de estados finitos (FSM)

- Desarrollo de testbench y verificación por simulación

- Verificación avanzada usando cocotb y pyuvm (UVM basado en Python)

- Depuración y optimización de código Verilog/VHDL existente

**CÓMO TRABAJO:**

Comienzo entendiendo tus requisitos, luego escribo código limpio, bien comentado y listo para síntesis. Cada módulo se simula y verifica con un testbench adecuado antes de entregarlo, así obtienes un diseño funcional y probado, no solo el código fuente.

**HERRAMIENTAS QUE USO:**

ModelSim, GTKWave, Icarus Verilog, Xilinx Vivado, Intel Quartus, cocotb, pyuvm

**LO QUE RECIBES:**

- Código fuente

- Testbench

- Resultados de simulación/forma de onda

- Documentación

**POR QUÉ ELEGIRME:**

- Comunicación clara y respuestas rápidas

- Código limpio, bien estructurado y con comentarios

- Métodos de verificación modernos (cocotb/pyuvm) junto con testbenches tradicionales

- Tareas, trabajos académicos y proyectos profesionales