Diseñaré y optimizaré aceleradores de IA para fpga y asic

¿Estás buscando un acelerador de IA personalizado, matriz systolic, diseño de FPGA o solución RTL lista para ASIC?

Diseñaré y optimizaré aceleradores de hardware de IA usando Verilog/SystemVerilog para aplicaciones en FPGA y ASIC. Los servicios incluyen aceleradores de matriz systolic, diseño de MAC y elementos de procesamiento, motores de multiplicación de matrices, aceleradores CNN, rutas de datos INT4/INT8, pipelining, saltos cero, arquitecturas conscientes de sparsity y unidades aritméticas personalizadas.

Puedo ofrecer diseño RTL, simulación, verificación, bancos de pruebas, análisis de formas de onda, código listo para síntesis, diagramas de bloques y documentación técnica.

Las herramientas y flujos soportados incluyen herramientas de síntesis Cadence con un PDK de 45 nm, Xilinx Vivado, Yosys, OpenLane, Verilator, Icarus Verilog, GTKWave y flujos ASIC de código abierto usando SKY130.

Los diseños pueden optimizarse para área, tiempo, consumo de energía, rendimiento, latencia o uso de recursos FPGA. Los entregables pueden incluir código fuente, banco de pruebas, informes de síntesis, análisis de tiempo y área, netlists y diagramas de arquitectura.

Por favor, contáctame antes de hacer el pedido para discutir tu modelo, precisión, FPGA o PDK objetivo, meta de reloj y entregables requeridos.