Diseñaré, solucionaré problemas y documentaré verilog rtl y lógica digital

Este nivel incluye una revisión sistemática de tu base de código Verilog existente para identificar errores de sintaxis, fallos lógicos o bancos de pruebas que fallan. Es un servicio de asesoramiento y depuración únicamente. No incluye escribir nuevos módulos RTL desde cero ni realizar síntesis física en FPGA.

Debes proporcionar los parámetros técnicos principales, objetivos del proyecto y cualquier diagrama de bloques o datos en bruto existentes. Yo estructuraré, redactaré y perfeccionaré esta información en un documento profesional en formato IEEE listo para auditoría. No invento los datos de ingeniería subyacentes por ti.

Sí. La entrega del módulo Verilog completo incluye el diseño RTL principal y un banco de pruebas correspondiente para verificar la simulación conductual. La implementación física en placa y el análisis de temporización son servicios adicionales separados.

Utilizo cadenas de herramientas estándar de la industria, incluyendo Xilinx Vivado y Intel Quartus. Si necesitas síntesis para una placa FPGA muy específica o propietaria, debes contactarme antes de ordenar para confirmar compatibilidad de hardware y generación de archivos de restricciones (XDC/SDC).

No. Ofrezco consultoría profesional de ingeniería B2B, generación offline de módulos RTL y documentación técnica. Estrictamente no participo en violaciones académicas en vivo ni en la ejecución de exámenes en tiempo real.