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Depuraré tu diseño FPGA, corregiré problemas de timing y de construcción en Vivado
Ingeniero en sistemas embebidos, ingeniero en diseño de FPGA
Soy ingeniero profesional en diseño de sistemas embebidos y FPGA. Llevo 7 años trabajando en este campo. Tengo experiencia diversa en varias áreas de ingeniería de software y hardware. A lo largo de l...
Acerca de este Servicio
Si tu diseño FPGA está atascado, puedo encontrar el problema y solucionarlo. Casos comunes: timing que no cierra, una transacción AXI que se cuelga, un diseño que funciona en simulación pero no en hardware, o corrupción de datos intermitente.
Trabajo en violaciones de timing y cierre de timing (restricciones, floorplanning, pipelining), errores en AXI/DDR/DMA y en la ruta de datos, problemas de clocking y reset, cruce de dominios de reloj, errores en la construcción e implementación en Vivado, y optimización de latencia o rendimiento.
Envíame tu proyecto, o solo los archivos relevantes, con una descripción clara del síntoma. En Basic diagnostico el problema y te digo exactamente qué está mal y cómo arreglarlo. En Standard y Premium lo soluciono y verifico la corrección.
Tengo 7 años de experiencia depurando sistemas FPGA de alta velocidad en producción, incluyendo PCIe, Ethernet 100/400G, DDR y RFSoC. Envíame un mensaje con el síntoma antes de ordenar para poder orientarte al nivel adecuado.
Plataforma:
FPGA
