Diseñaré y simularé procesadores risc v en verilog vhdl

¿Tienes dificultades con una tarea o proyecto de Verilog, VHDL o procesador RISC-V? Lo diseñaré, simularé y documentaré para que quede limpio, funcional y entregado rápidamente.

Soy estudiante de Ingeniería en Computación (GIKI) y actualmente trabajo como Ingeniero en Arquitectura de Computadoras con IA, con experiencia práctica en construir procesadores RISC-V desde cero: de ciclo único, pipeline de 5 etapas y extensiones de conjunto de instrucciones personalizadas (unidades CFU/MAC) en hardware FPGA real (Xilinx Vivado, Nexys A7).

Lo que puedo ayudarte a hacer:

• Módulos Verilog / VHDL (ALU, FSM, decodificador, contador, etc.)
• Diseño de procesadores RISC-V (de ciclo único, pipeline, ISA personalizada)
• Testbenches + formas de onda de simulación (Vivado, Verilator)
• Asignaciones de laboratorio universitario y soporte para FYP/capstone
• Documentación clara para que entiendas tu propio código

Por qué trabajar conmigo:

• Entrega rápida (2 días en Basic)
• Experiencia real en FPGA y en la industria, no solo teoría
• Código limpio y bien comentado que podrás explicar en tu viva/demostración

Envíame tus requisitos antes de ordenar para confirmar el alcance y el plazo.