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Escribiré código Verilog y simularé diseños FPGA en Vivado
Acerca de este Servicio
Puedo proporcionarte códigos Verilog optimizados, limpios y bien documentados para tu diseño lógico digital o proyecto FPGA.
Como estudiante de ingeniería eléctrica, tengo amplia experiencia práctica en diseño lógico digital (DLD) y proyectos basados en FPGA, que he realizado en forma de proyectos académicos y personales. Ya sea que necesites un bloque simple de lógica combinacional o una máquina de estados finitos (FSM) compleja, entregaré un código Verilog robusto, sintetizable y adaptado a tus requisitos.
Servicios que ofrezco:
- Codificación en Verilog: Escribir códigos limpios, modulares y optimizados.
- Diseño lógico digital: Diseñar registros, ALUs, contadores, módulos RAM/ROM.
- Máquinas de estados finitos (FSM): Desarrollar FSM eficientes según los requisitos del proyecto.
- Testbench y simulaciones: Verificar diseños usando simulaciones conductuales y proporcionar testbenches completos.
- Implementación en FPGA: Preparar diseños para despliegue en hardware objetivo (incluyendo mapeo de restricciones).
Herramientas y hardware
- Software: Xilinx/AMD Vivado, Modelsim, Logisim
- Entornos hardware: Basys3, series Nexys y arquitecturas FPGA generales de Xilinx
Plataforma:
FPGA
Experiencia:
Programación
FAQ
Traducción automática
¿Qué archivos recibiré al entregar el proyecto?
Recibirás todos los archivos fuente .v necesarios (incluyendo módulos de nivel superior, submódulos y testbenches). Dependiendo del paquete que elijas, también incluiré capturas de pantalla de formas de onda simuladas, diagramas de temporización y un informe técnico en PDF que explica la arquitectura del hardware.
¿Puedes optimizar el código para una placa de desarrollo FPGA específica?
Sí, ¡por supuesto! Si vas a desplegar el diseño en hardware, dime qué placa específica vas a usar (por ejemplo, Basys 3, Nexys u otras arquitecturas de Xilinx). Si proporcionas los requisitos de pines o el archivo de restricciones maestro (.xdc), puedo configurar los mapeos de puertos para que el diseño esté listo para hardware.
¿Proporcionas formas de onda de simulación para demostrar que el código funciona?
Sí. Cada código Verilog que escribo pasa por simulaciones conductuales estrictas usando Xilinx Vivado o ModelSim. Escribo testbenches personalizados para verificar todas las entradas posibles y transiciones de estado. Proporcionaré capturas de pantalla de alta resolución de las formas de onda de la simulación como prueba visual de que la lógica funciona.
¿Qué necesitas de mí para comenzar con mi diseño?
Para obtener los mejores resultados, proporciona una declaración clara del problema, un diagrama de bloques (si está disponible), tablas de verdad o diagramas de estado para máquinas de estados finitos (FSM). Si esto es para una tarea de laboratorio académico o un diseño de proyecto específico, enviar el PDF completo de requisitos es la forma más rápida de comenzar.
