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Diseñaré y simularé tu módulo RTL en Verilog con testbench
Ingeniero en Electrónica con experiencia en simulación de circuitos RTL y diseño de PCB
Estudiante de ingeniería en electrónica (Instrumentación y Control, NSUT) con experiencia práctica en diseño RTL (Verilog: FIFO, FSM), simulación de circuitos analógicos (LTspice, QUCS — RC, Op-Amp, f...
Acerca de este Servicio
Te ayudaré a diseñar, depurar o verificar módulos lógicos digitales pequeños a medianos en Verilog, como FIFO, FSM, contadores, ALUs y bloques RTL similares. Escribiré RTL limpio y sintetizable junto con un testbench de auto-verificación en Icarus Verilog, y compartiré capturas de pantalla de formas de onda (GTKWave) que muestran un comportamiento funcional correcto.
Ideal para: ayuda con tareas, pequeños proyectos FPGA, depuración de RTL existente que no funciona como se espera o verificar tu diseño contra una especificación.
Lo que obtendrás: archivo(s) RTL, testbench, salida de forma de onda y un breve resumen explicando qué se verificó.
Plataforma:
Otros
Sensores:
Otros
Experiencia:
Depuración de código
•
pruebas
•
Programación
FAQ
Traducción automática
¿Puedes depurar mi código Verilog existente en lugar de escribir uno nuevo?
Sí — envíame tu código y una descripción del problema, y lo depuraré, explicaré la causa raíz y compartiré el código corregido con un testbench que demuestre la solución.
¿Puedes ayudar con mi tarea universitaria o de colegio?
Sí, ayudo regularmente con tareas de Verilog a nivel de curso — FIFO, FSM, contadores, ALUs y módulos de lógica digital similares.
