Desarrollaré tu software en C++, algoritmos y proyectos de oop

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Muhammad Ramish
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Acerca de este Servicio

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Construyo aplicaciones en C++ de alto rendimiento, herramientas y modelos de simulación de principio a fin. Tú proporcionas los requisitos o especificaciones del proyecto, y yo entrego código limpio, compatible con estándares, eficiente, bien probado y fácil de mantener.


Lo que puedo construir:

- Utilidades de línea de comandos en C++ y software de consola (C++11/14/17 moderno)

- Arquitectura orientada a objetos (clases, plantillas, punteros inteligentes, patrones de diseño)

- Estructuras de datos, algoritmos personalizados y modelado numérico

- Modelos de referencia de software, simuladores ISA y lógica de manipulación de bits

- Corrección de errores, resolución de fugas de memoria y refactorización de código


Cómo trabajo:

1. Compartes tus especificaciones, requisitos o código inicial

2. Confirmamos el alcance, configuración del entorno, precio y plazo

3. Construyo, depuro y pruebo el proyecto

4. Recibes código limpio, scripts de construcción (CMake/Makefile) y una guía de configuración


Cada pedido incluye:

- Código en C++ legible, estándar PEP/ISO

- Pruebas unitarias o scripts de prueba para verificar la lógica

- Instrucciones claras de compilación y ejecución

- Revisiones dentro del alcance acordado


Sobre mí: más de 3 años como ingeniero usando C++ para modelado de conjuntos de instrucciones, algoritmos y simulación de software junto con SystemVerilog y Python.

Conoce a Muhammad Ramish

Muhammad Ramish

ASIC Digital Design and Verification Engineer

  • DePakistán
  • Miembro desdesep 2026
  • Responde aprox. en:1 hora
  • Idiomas

    Inglés, Urdu
I'm a digital design and verification engineer with 3+ years of ASIC and FPGA experience. I mostly work in SystemVerilog, with Python and C++ for reference models and scripting. I've used Synopsys VCS, Cadence Xcelium and Vivado for simulation, and I'm comfortable with AXI4, RISC-V and lint cleanup. I can build testbenches from scratch, debug failing RTL from waveforms, write Makefile-based flows, and model behaviour in Python before RTL. I am well equipped for both verification and design related tasks.

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