Diseñaré verilog rtl para proyectos de fpga, asic y vlsi

¿Necesitas RTL de Verilog/SystemVerilog sintetizable para un proyecto de FPGA o ASIC?

Soy investigador de doctorado en arquitectura VLSI con 5 años de experiencia en la industria desarrollando hardware ADAS crítico para la seguridad en TCS. Transformo especificaciones y algoritmos en RTL limpio, modular y listo para producción, optimizado para síntesis, temporización y área.

Todo el RTL se escribe desde cero y se entrega con documentación clara, soporte de verificación y prácticas de codificación modular.

️ Proyectos e interfaces comunes:

• Protocolos: UART, SPI, I2C, I2S
• Interconexiones: Interfaces AXI4, AHB
• Lógica de control: FSMs personalizadas
• DSP: Filtros (Gabor, FIR), procesamiento de señales
• Hardware AI: Aceleradores de redes neuronales, CORDIC

️ Especialización principal:

• Diseño RTL: Verilog y SystemVerilog
• FPGA: Xilinx Vivado (Zynq/Artix), Intel Quartus
• Flujo ASIC: RTL sintetizable dirigido a un diseño estricto en temporización
• Verificación: Testbenches de auto-verificación y depuración de formas de onda (ModelSim/XSim)

Entregables:

• Código fuente sintetizable
• Testbench y resultados de simulación
• Documentación de microarquitectura

Envíame un mensaje antes de ordenar para discutir especificaciones y dispositivos objetivo