Diseñaré arquitecturas personalizadas en verilog rtl para síntesis en fpga y asic

Arquitecto senior de VLSI y FPGA | 10 años de experiencia

Deja de conformarte con RTL que solo funciona en simulación. Entrego hardware listo para producción y implementación de VLSI de nivel empresarial como un arquitecto de nivel PhD que comprende las restricciones físicas del silicio.

Áreas de competencia:

• Lógica digital: Máquinas de estados finitos personalizadas, rutas de datos, controladores de memoria.
• IA y DSP: Aceleradores de redes neuronales, CORDIC, filtros Gabor.
• Síntesis ASIC: Netlists a nivel de puerta, optimización PPA (<90nm).
• Diseño físico: Planificación de piso, CTS, PnR, diseño de layout.
• Flujo FPGA: Síntesis, bitstream, cierre de temporización.
• Verificación: Bancos de pruebas robustos y depuración de formas de onda.

Herramientas y habilidades:

• ASIC: Cadence Genus, Innovus, Virtuoso.
• FPGA: Xilinx Vivado, Intel Quartus Prime.
• HDL/Sim: Verilog, SystemVerilog, VHDL, ModelSim.
• Código abierto: OpenLane, Magic, Xschem, Netgen.

Por qué elegirme:

• Nivel PhD: Traduco algoritmos complejos de NN en silicio físico.
• Confiabilidad empresarial: 5 años diseñando sistemas ADAS críticos para la seguridad.

Nota: ¡Envíame un mensaje antes de ordenar para discutir tu arquitectura y nodos tecnológicos!

• #Verilog #FPGA #ASIC #SystemVerilog #Cadence