Diseñaré lógica personalizada de fpga, algoritmos dsp y verilog rtl

Sí, por supuesto. Entiendo que los diseños arquitectónicos, modelos de redes neuronales propietarios y algoritmos DSP son propiedad intelectual muy sensible. Estoy completamente dispuesto a firmar un NDA antes de que compartas los detalles de tu proyecto.

Para obtener los mejores resultados, necesito un modelo matemático claro (Python, MATLAB o Simulink), tu tecnología objetivo o familia de FPGA, y tus estrictas restricciones de PPA (Power, Performance, Area) o temporización.

Proporciono testbenches robustos y autocomprobantes con todos los paquetes Standard y Premium. No creo en entregar RTL que no haya sido verificado rigurosamente mediante depuración de formas de onda.

Para flujos ASIC empresariales, uso herramientas estándar de la industria como Cadence (Genus para síntesis, Innovus para PnR). Para objetivos FPGA, proporciono flujos completos usando Xilinx Vivado e Intel Quartus Prime. También tengo alta competencia en el ecosistema de código abierto OpenLane.

Sí. Si tu diseño actual no cumple con las restricciones de temporización o consume demasiados recursos, puedo rearquitecturar el datapath, implementar pipelining o aplicar aproximaciones bit-serial para optimizarlo para tu objetivo de silicio específico.

Me especializo en síntesis y diseño físico para bibliotecas de tecnología de 90nm y menores, asegurando netlists de nivel de puerta listos para producción y realistas.