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Implementaré algoritmos DSP en verilog RTL
Ingeniero de diseño digital e investigador
Ingeniero en electrónica y arquitecto de VLSI orientado a resultados, con un historial comprobado en microarquitectura RTL y desarrollo de sistemas automotrices de ciclo completo. Combina investigació...
Acerca de este Servicio
Arquitecto senior de DSP y hardware | 10 años de experiencia
Las matemáticas son baratas en software, pero caras en hardware. Deja de gastar recursos de FPGA en núcleos IP inflados. Traduzco algoritmos complejos de procesamiento digital de señales (DSP) en silicio físico personalizado y de alta velocidad.
Como arquitecto VLSI con doctorado y una década de experiencia, incluyendo 5 años en desarrollo industrial de ADAS en TCS-EISI, me especializo en traducir modelos matemáticos avanzados en RTL optimizado. Diseño pipelines personalizados adaptados a estrictas restricciones de Power, Performance y Area (PPA) en FPGA y ASIC.
Áreas de competencia:
- CORDIC avanzado: Arquitecturas de alta eficiencia, incluyendo implementaciones SAM-CORDIC con unidades de control hardwired.
- Filtros complejos: Filtros en dominio espacial y de frecuencia usando aproximaciones bit-serial y suma de tres términos para lógica Log-Gabor.
- Datapaths de alta velocidad: Unidades MAC personalizadas, pipelines FFT y operaciones matriciales.
- Traducción: Convertir algoritmos en Python/MATLAB a Verilog/SystemVerilog con precisión de bits.
¿Por qué elegirme? Fiabilidad empresarial respaldada por investigación avanzada.
NB: ¡Envíame un mensaje con tu modelo matemático antes de ordenar!
#DSP #Verilog #FPGA #CORDIC #MATLAB
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Mi porfolio
FAQ
Traducción automática
¿Firmarás un NDA (Acuerdo de Confidencialidad)?
Sí, por supuesto. Entiendo que los diseños arquitectónicos, modelos de redes neuronales propietarios y algoritmos DSP son propiedad intelectual muy sensible. Estoy completamente dispuesto a firmar un NDA antes de que compartas los detalles de tu proyecto.
¿Qué insumos necesitas de mí para comenzar un diseño?
Para obtener los mejores resultados, necesito un modelo matemático claro (Python, MATLAB o Simulink), tu tecnología objetivo o familia de FPGA, y tus estrictas restricciones de PPA (Power, Performance, Area) o temporización.
¿Proporcionas el testbench o solo el código RTL?
Proporciono testbenches robustos y autocomprobantes con todos los paquetes Standard y Premium. No creo en entregar RTL que no haya sido verificado rigurosamente mediante depuración de formas de onda.
¿Qué herramientas EDA usas para síntesis y diseño físico?
Para flujos ASIC empresariales, uso herramientas estándar de la industria como Cadence (Genus para síntesis, Innovus para PnR). Para objetivos FPGA, proporciono flujos completos usando Xilinx Vivado e Intel Quartus Prime. También tengo alta competencia en el ecosistema de código abierto OpenLane.
¿Puedes optimizar mi código RTL existente para cumplir con los tiempos?
Sí. Si tu diseño actual no cumple con las restricciones de temporización o consume demasiados recursos, puedo rearquitecturar el datapath, implementar pipelining o aplicar aproximaciones bit-serial para optimizarlo para tu objetivo de silicio específico.
¿Qué nodos tecnológicos soportas para síntesis ASIC?
Me especializo en síntesis y diseño físico para bibliotecas de tecnología de 90nm y menores, asegurando netlists de nivel de puerta listos para producción y realistas.
