Diseñaré, depuraré y simularé proyectos verilog rtl para FPGA

Soy estudiante de Ingeniería Electrónica con 3 años de experiencia previa en Diseño de Lógica Digital, Verilog HDL y desarrollo RTL. Tengo experiencia trabajando en circuitos digitales, diseño de FSM, contadores, implementación de ALU y proyectos de diseño hardware basado en simulación.

Mis áreas de especialización incluyen:

• diseño RTL usando Verilog
• diseño de máquina de estados finitos (FSM)
• diseño de circuitos combinacionales y secuenciales
• contadores, registros, ALU, multiplexores
• escritura de testbenches y análisis de formas de onda
• simulación usando ModelSim y Vivado
• simulación de circuitos digitales en Proteus y Logisim
• depuración y optimización de código Verilog
• conceptos de diseño digital compatibles con FPGA

Estoy dedicado a construir relaciones profesionales sólidas ofreciendo trabajo limpio, organizado y comprensible, con buena comunicación y entrega puntual.

Lo que recibirás:

• código fuente en Verilog
• módulos RTL bien comentados
• testbenches
• resultados de simulación y formas de onda
• tablas de verdad (si se requiere)
• explicación esquemática o lógica
• documentación y comentarios adecuados

Puedo ayudar con:

• proyectos universitarios
• tareas de laboratorio
• proyectos RTL personales
• sistemas digitales de nivel principiante a intermedio

Nota: Por favor, contáctame antes de realizar un pedido