Diseñaré y depuraré verilog y systemverilog

¿Buscas un RTL de Verilog o SystemVerilog limpio, sintetizable y bien documentado para tu diseño FPGA?

Puedo diseñar, simular, probar y depurar módulos de hardware digital basados en tus requisitos técnicos.

Mis servicios incluyen:

diseño de lógica combinacional y secuencial

máquinas de estados finitos, contadores, registros y multiplexores

módulos RTL personalizados en Verilog y SystemVerilog

desarrollo de testbench y simulación funcional

depuración de errores de compilación, lógica y simulación

soporte para Intel Quartus Prime y QuestaSim o ModelSim

código fuente comentado, formas de onda de simulación y documentación

¿Por qué trabajar conmigo?

Graduado en Ingeniería Eléctrica por NUST

Comunicación clara y entregables bien definidos

Código RTL limpio, modular y comprensible

Entrega según el paquete seleccionado y alcance acordado

Antes de realizar el pedido, por favor proporciona tus requisitos, HDL preferido, FPGA o dispositivo objetivo, herramienta de desarrollo, detalles de entrada y salida, requisitos de reloj y reset, y resultados esperados.

Por favor, contacta conmigo antes de hacer un pedido, especialmente para trabajos multi-módulo, específicos de placa o urgentes. Para proyectos educativos, ofrezco tutoría, depuración y soporte explicativo.