Depuraré tu código SystemVerilog Verilog con explicaciones claras

Soy ingeniero de Verificación Digital que trabaja directamente con SystemVerilog y UVM. He diseñado y verificado personalmente un módulo FIFO en SystemVerilog, además de varios proyectos de sistemas embebidos basados en Arduino.

Si tu código SystemVerilog/Verilog tiene un error, no se sintetiza correctamente, o tu testbench no se comporta como esperas, encontraré el problema, lo corregiré y te enviaré una explicación escrita clara de qué estaba mal y por qué, para que realmente entiendas la corrección, no solo la recibas.

Lo que puedo ayudarte a solucionar:

Errores de sintaxis y lógica en Verilog/SystemVerilog

Depuración de testbench

Problemas con FSM y datapath

Aclaración de conceptos relacionados con tu código

Nota: Ofrezco depuración y explicaciones, no ghostwriting de tareas completas, para que el trabajo siga siendo realmente tuyo.

Envía tu código y la descripción del error o problema, y comenzaré a trabajar.