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Escribiré y depuraré código Verilog y SystemVerilog
Soy un ingeniero de verificación RTL con experiencia, con un enfoque fuerte en depuración, pruebas de regresión y creación de casos de prueba. Mi especialidad es verificar diseños digitales y asegurar...
Acerca de este Servicio
Soy un ingeniero de verificación de diseño con experiencia en Verilog y SystemVerilog. Puedo ayudarte con codificación RTL, depuración de Verilog/SystemVerilog, desarrollo de testbench, simulación y verificación funcional básica.
Puedo escribir código RTL limpio y sintetizable basado en tus requisitos y ayudarte a identificar y solucionar problemas de codificación o simulación. También puedo desarrollar entornos de verificación básicos y assertions de SystemVerilog para comprobar el comportamiento del RTL.
Puedo trabajar en módulos de diseño digital, diseños RTL básicos, problemas de simulación, depuración y tareas de verificación. Primero entenderé tus requisitos y luego te ofreceré una solución clara y confiable.
Por favor, comparte los requisitos de tu proyecto, especificaciones, código RTL/testbench existente, funcionalidad esperada, entradas, salidas, detalles del reloj/reset y cualquier mensaje de error antes de hacer tu pedido. Esto me ayudará a entender tu proyecto correctamente y a entregar la solución requerida.
Me enfoco en código limpio, precisión, comunicación clara y entrega oportuna. El código fuente será proporcionado según el paquete seleccionado.
Plataforma:
FPGA
FAQ
Traducción automática
¿Puedes escribir y depurar código Verilog y SystemVerilog?
Sí, puedo escribir y depurar código Verilog y SystemVerilog según tus necesidades. Puedo ayudarte con codificación RTL, desarrollo de testbench, problemas de simulación, verificación básica y depuración. Comparte tus requisitos y el código existente para comenzar.
¿Puedes ayudar con la verificación y simulación RTL?
Sí, puedo ayudar con la verificación básica de RTL, simulación, depuración, desarrollo de testbench y aserciones en SystemVerilog.
¿Proporcionas el código fuente después de completar el trabajo?
Sí, se proporcionará el código fuente según el paquete seleccionado. Entregaré código Verilog o SystemVerilog limpio y organizado.
¿Puedes corregir errores de simulación o de codificación?
Sí, puedo ayudar a identificar y corregir errores en codificación de Verilog/SystemVerilog, problemas de simulación y problemas básicos de RTL.
¿Puedes desarrollar un testbench básico?
Sí, puedo desarrollar testbenchs básicos en Verilog/SystemVerilog para simulación y verificación funcional.
