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Diseñaré y verificaré tu fpga en system verilog o hls
¡Ingeniero en sistemas embebidos, FPGA y software!
Ingeniero de FPGA y embebidos, orientado a hardware de front-end. Diseño y verifico bloques Verilog/SystemVerilog y HLS, desde módulos pequeños hasta aceleradores conectados por AXI y sistemas SoC com...
Acerca de este Servicio
¿Necesitas diseño de FPGA/frente digital que funcione en hardware real, no solo código que compila? Diseño y verifico RTL (Verilog/SystemVerilog) o hago diseños HLS que convierten C en hardware eficiente más rápido.
LO QUE HAGO
RTL: FSMs, datapaths, FIFOs, controladores de memoria, AXI, DSP, crypto, arquitecturas de procesador avanzadas (OoO, VLIW), etc. son solo algunos de ellos
Verificación: bancos de pruebas SystemVerilog con aserciones, formas de onda y resultados de cobertura
HLS: de C/C++ a RTL en Vitis HLS, ajustado para rendimiento/área, acorta el tiempo de diseño
Optimización: síntesis, cierre de tiempos, reducción de recursos y consumo
Correcciones: simulaciones que fallan, errores de síntesis, violaciones de temporización
HERRAMIENTAS
Vivado, Vitis HLS, Quartus, ModelSim/Questa, Verilator, scripting en Python en FPGAs AMD/Xilinx e Intel
COMO FUNCIONA
1. Envías la especificación, FPGA objetivo y restricciones
2. Confirmo alcance y plazo
3. Entrego por hitos con actualizaciones
4. Iteramos sin coste hasta que el diseño cumpla tu especificación, dentro de los requisitos iniciales
5. Recibes código fuente limpio, comentado, banco de pruebas y resultados de simulación en un archivo bien documentado
No estás seguro si encaja? Envíame un mensaje antes de pedir y te diré con honestidad si puedo ayudar.
Plataforma:
FPGA
FAQ
Traducción automática
¿Debería elegir RTL (Verilog/SystemVerilog) o HLS?
RTL ofrece control total sobre temporización y área. HLS convierte C/C++ a hardware más rápido, lo que resulta adecuado para diseños con algoritmos intensivos. Indícame tus objetivos y recomendaré la mejor opción.
¿Mi código y mis ideas permanecerán confidenciales?
Sí. Tus especificaciones, código y resultados se usan solo para tu pedido y nunca se comparten. Si tu proyecto es sensible, con gusto firmo un NDA antes de que envíes nada.
¿Trabajas con VHDL?
Mi enfoque es Verilog/SystemVerilog y HLS, pero también diseño en VHDL. Si tu proyecto es basado en VHDL, envíame un mensaje primero con los detalles para verificar si soy la persona adecuada antes de pedir.
Mi proyecto es más grande que los paquetes del gig. ¿Qué hago ahora?
Envíame tus requisitos y prepararé una oferta personalizada con un precio fijo y un tiempo de entrega que coincida con el alcance real, para que no haya sorpresas a mitad del proyecto. Los paquetes son solo para referencia.
