Escribiré systemverilog, testbenches verilog y verificaré tu diseño rtl

¿Tienes RTL que necesita una verificación real, no solo una revisión rápida en simulación? Escribo testbenches de auto-verificación y entornos de verificación en Verilog/SystemVerilog diseñados para detectar errores, no solo para confirmar que el camino feliz funciona.

Cómo trabajo:

Los testbenches comparan automáticamente los resultados esperados, no algo que puedas revisar a simple vista en un visor de formas de onda. Para módulos con operaciones aritméticas o de datapath intensivo, los verifico contra un modelo de referencia independiente (generalmente Python) para tener verdadera confianza en que la lógica es correcta.

Trabajos recientes:

Verificación de núcleo de CPU contra un conjunto de pruebas funcionales estándar de la industria (todos los opcodes, modos de direccionamiento, interrupciones)

Verificación de acelerador de hardware contra un modelo dorado en Python, 896/896 operaciones coinciden

Pruebas de módulos de interfaz/protocolo con loopback y errores intencionales

Puedo compartir repositorios y resultados antes de que hagas tu pedido.

Ideal para:

• RTL que necesita un testbench independiente
• Pruebas de cobertura y casos límite más allá de las básicas
• Verificación de sanidad antes de síntesis o tapeout
• Proyectos académicos o personales que requieren rigor real

Herramientas: ModelSim/Questa, Verilator, Python, SVA/formal básico (SymbiYosys)

¿No estás seguro de qué paquete encaja? Envía tu RTL y comportamiento esperado, con gusto te ayudo a definirlo.