Depuraré y corregiré tu diseño de FPGA en verilog, vhdl o systemverilog

Puedo depurar RTL en Verilog, VHDL y SystemVerilog para sistemas digitales basados en FPGA, incluyendo módulos personalizados, FSMs, datapaths, interfaces, lógica de control y proyectos RTL más grandes.

Sí. Puedes proporcionar tu RTL existente, testbench, restricciones, archivos del proyecto, resultados de simulación, informes de síntesis o mensajes de error. Analizaré la información disponible e identificaré la causa probable.

Sí. Puedo analizar el comportamiento del testbench y las formas de onda de la simulación, identificar problemas en el RTL o en el testbench, corregir el diseño y verificar el comportamiento corregido.

Sí. Puedo investigar errores y advertencias de síntesis, problemas de hardware inferido, construcciones no soportadas y otros problemas en el RTL que afectan la síntesis.

Sí. Puedo analizar los informes de timing, identificar caminos críticos y causas comunes relacionadas con el RTL, y optimizar el diseño cuando sea apropiado. La cierre de timing real depende del dispositivo FPGA, las restricciones, la arquitectura y el proyecto en general.

Sí. Puedo trabajar con proyectos FPGA usando herramientas como Xilinx/AMD Vivado y Intel Quartus, dependiendo del proyecto y los archivos disponibles.

Sí, cuando los archivos del proyecto, información de la placa, restricciones, registros, formas de onda y evidencia de hardware están disponibles. Si se requiere acceso físico a la placa, también puedo ofrecer un enfoque estructurado para la depuración y orientación en la implementación.

Para problemas simples y claramente definidos, puedes ordenar directamente. Para proyectos más grandes, problemas múltiples que interactúan o depuración específica de hardware, por favor contáctame primero para revisar el alcance y recomendar el paquete adecuado.