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Desarrollaré diseños FPGA HLS usando C, CPP y Vitis HLS
Desarrollador FPGA y AI con 8 años de experiencia en Verilog, VHDL, HLS
Soy ingeniero de FPGA y hardware digital con más de 8 años de experiencia práctica en diseño RTL, depuración, verificación, optimización y aceleración de hardware. Trabajo con Verilog, VHDL, SystemVer...
Nivel 1
Ha cumplido determinados criterios de rendimiento y muestra un gran potencial en la plataforma.
Acerca de este Servicio
¿Necesitas acelerar tu algoritmo en C/C++ en un FPGA?
Desarrollaré y optimizaré diseños FPGA HLS usando C/C++ y Vitis HLS, convirtiendo tu algoritmo en hardware eficiente y sintetizable.
Puedo ayudarte con:
- Desarrollo de FPGA HLS en C/C++
- Creación de proyectos Vitis HLS
- Desarrollo de IP HLS
- Simulación en C y co-simulación C/RTL
- Interfaces AXI e integración de hardware
- Pipeline y unrolling de bucles
- Optimización de flujo de datos
- Optimización de latencia y recursos
- Algoritmos DSP y procesamiento de señales
- Aceleradores de imagen y procesamiento de datos
- Depuración y problemas de síntesis en HLS
- Aceleración Zynq/ZynqMP FPGA
Mi objetivo no es solo hacer que tu código HLS se sintetice. Me enfoco en crear hardware confiable y eficiente con un equilibrio práctico entre rendimiento, latencia y recursos FPGA.
Herramientas: Vitis HLS, Vivado, C/C++, Verilog/VHDL y flujos de trabajo de desarrollo FPGA.
¿Tienes un algoritmo o código C/C++ existente que quieres acelerar? Envíame los detalles antes de ordenar para poder recomendarte el paquete adecuado.
Mi porfolio
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FAQ
Traducción automática
Q1. ¿Qué es HLS?
High-Level Synthesis (HLS) convierte algoritmos escritos en lenguajes como C/C++ en hardware sintetizable apto para implementación en FPGA.
Q2. ¿Trabajas con Vitis HLS?
Sí. Puedo desarrollar, simular, sintetizar y optimizar diseños HLS usando Vitis HLS.
Q3. ¿Puedes convertir mi código C/C++ existente en hardware FPGA?
Sí. Puedo analizar tu algoritmo en C/C++ y adaptarlo para HLS considerando sintetizabilidad, latencia, rendimiento y uso de recursos FPGA.
Q4. ¿Puedes optimizar un diseño HLS existente?
Sí. Puedo trabajar en pipeline, unrolling de bucles, flujo de datos, acceso a memoria y optimización de interfaces para mejorar rendimiento y/o uso de recursos.
Q5. ¿Puedes crear interfaces AXI?
Sí. Puedo desarrollar IP HLS usando interfaces AXI apropiadas según la arquitectura y requisitos de tu sistema.
Q6. ¿Puedes integrar el IP HLS en Vivado?
Sí. La integración en un proyecto FPGA Vivado puede incluirse dependiendo del paquete y la complejidad del proyecto.
Q7. ¿Soportas Zynq y ZynqMP?
Sí. Puedo trabajar con flujos de trabajo de aceleración FPGA basados en Zynq/ZynqMP, incluyendo IP HLS e integración de hardware.
Q8. ¿Puedes trabajar con algoritmos DSP o procesamiento de imágenes?
Sí. HLS es especialmente útil para muchas aplicaciones de DSP, procesamiento de señales, procesamiento de imágenes y datos.
Q9. ¿Proporcionarás el código fuente?
Sí. Los entregables acordados pueden incluir el código fuente C/C++ de HLS, proyecto Vitis HLS y archivos IP/RTL generados según corresponda.
¿Debería contactarte antes de ordenar?
Para cualquier cosa más allá de un pequeño módulo HLS independiente, sí. Envíame tu algoritmo, FPGA objetivo, código existente y requisitos de rendimiento para poder recomendarte el paquete adecuado.
