Haré implementación de verilog vhdl en fpga soc

¿Buscas un ingeniero profesional de FPGA/ASIC para Verilog, SystemVerilog, diseño RTL, desarrollo de FPGA o proyectos de lógica digital?

Soy un ingeniero senior de ASIC con más de 6 años de experiencia en la industria en diseño de FPGA y ASIC, desarrollo RTL, integración de SoC, STA, cierre de temporización, CDC/RDC, SDC y verificación. Tengo experiencia con Vivado, Quartus, Xilinx ISE, y he completado más de 500 proyectos de implementaciones de nivel industrial.

Servicios:

1. Diseño RTL en Verilog/SystemVerilog
2. Desarrollo de FPGA (Vivado/Quartus)
3. Diseño RTL y IP para ASIC
4. Testbench y verificación
5. Diseño FSM
6. UART, SPI, I2C, AXI, AHB, APB
7. Síntesis y restricciones de temporización
8. Soporte STA, CDC/RDC
9. Automatización con Tcl/Python

Experiencia en proyectos:

1. Cronómetro, reloj, temporizador
2. Ascensor, lavadora, máquina expendedora
3. UART, SPI, I2C
4. Motor de cifrado AES
5. Procesadores RISC-V y MIPS
6. FIFO
7. Interfaces SRAM/Flash
8. Diseños DSP y procesamiento de señales

¿Por qué elegirme?

1. Más de 500 proyectos exitosos
2. Test bench
3. Demostración de hardware
4. RTL limpio y sintetizable
5. Entrega rápida
6. Documentación detallada
7. Soporte post-entrega

Contáctame antes de hacer tu pedido para discutir tus requisitos.