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Diseñaré módulos RTL de verilog y systemverilog para FPGA
Hola, soy Fahad Ahmad, ingeniero eléctrico con experiencia en codificación en Verilog, conversión de MATLAB/Python a Verilog y implementación en FPGA. Ofrezco soluciones precisas y de alta calidad en ...
Acerca de este Servicio
¿Necesitas un RTL de Verilog/SystemVerilog limpio, sintetizable y que funcione en hardware, no solo en simulación?
Soy ingeniero eléctrico especializado en diseño digital de IC, actualmente entrenándome en flujos avanzados de diseño ASIC/RTL. Diseñé y validé un SoC RISC-V completo (núcleo pipelined RV32I de 5 etapas con predicción de ramas) en un FPGA Xilinx Artix-7, logrando cierre completo de timing sin violaciones de setup/hold en aproximadamente 76,000 puntos finales.
LO QUE CONSTRUYO:
FSMs, contadores, multiplexores, ALUs
Interfaces UART, SPI, I2C
FIFOs, controladores de memoria, arbiters
Datapaths pipelined y unidades de control
Diseños seguros para CDC
Lógica personalizada según tu especificación
LO QUE RECIBES:
RTL limpio, comentado y sintetizable
Formas de onda de simulación que prueban la corrección
Archivos listos para Vivado, ISE, ModelSim, Quartus
Explicación clara del diseño
HERRAMIENTAS: Xilinx Vivado, Xilinx ISE, ModelSim, Intel Quartus Prime
Desde un módulo único hasta un datapath/controlador completo, lo diseñaré correcto, sintetizable y legible.
Envíame tu especificación antes de ordenar para confirmar alcance y plazo.
Plataforma:
FPGA
FAQ
Traducción automática
¿Proporcionas un testbench con el paquete Basic?
El paquete Basic incluye capturas de pantalla de formas de onda de simulación para demostrar funcionalidad, pero un archivo de testbench formal se incluye a partir del paquete Standard. Avísame si quieres que añada un testbench al Basic como oferta personalizada.
¿Qué herramientas usas?
Xilinx Vivado, Xilinx ISE, ModelSim y Intel Quartus Prime. Entregaré archivos compatibles con la herramienta que uses, solo dime con anticipación.
¿Puedes dirigir a una placa FPGA específica (Artix-7, Nexys A7, etc.)?
Sí. He trabajado directamente con placas Xilinx Artix-7 y Nexys A7. Si necesitas restricciones específicas de placa (archivos XDC/UCF) o generación de bitstream, añade la opción extra de síntesis en Vivado o contáctame primero.
Solo tengo una idea general, no una especificación completa, ¿aún puedes ayudar?
Sí, envíame un mensaje antes de ordenar. Te ayudaré a convertir tu idea en una especificación clara del módulo para que estemos alineados en el alcance antes de comenzar el trabajo.
¿También haces verificación en SystemVerilog (UVM, constrained-random)?
Sí, eso es un trabajo separado en mi perfil enfocado específicamente en verificación/UVM — revisa mi lista de gigs. Este gig es para diseño RTL; el gig de verificación es para testbenches y verificación basada en cobertura.
¿Qué pasa si mi diseño no cumple con el timing después de la síntesis?
Si ordenas el paquete Premium o la opción adicional de síntesis, iteraré en el diseño para ayudar a cerrar las violaciones de timing dentro del alcance de la revisión.
