Escribiré, depuraré y simularé RTL de verilog y systemverilog usando Questasim y Vivado

¿Buscas un diseño RTL confiable en Verilog/SystemVerilog, depuración o simulación?

Ofrezco desarrollo RTL basado en simulación usando QuestaSim, Vivado y WaveDrom. Puedo ayudarte con lógica combinacional y secuencial, FSM, multiplexores, codificadores, decodificadores, registros, contadores, comparadores, sumadores, ALUs básicas, desarrollo de testbench, depuración RTL, análisis de formas de onda, configuración de proyectos Vivado, elaboración RTL, síntesis, esquemáticos RTL, informes de utilización de recursos e integración básica de restricciones XDC (cuando se proporcione).

Recibirás:

Código fuente RTL limpio y comentado

Testbench completo

Formas de onda de simulación

Archivos de proyecto Vivado y síntesis (Estándar/Premium)

Diagramas de temporización WaveDrom (cuando se incluyan)

Documentación en PDF

Archivos de proyecto organizados

Por favor, contáctame antes de hacer tu pedido con los requisitos de tu proyecto para confirmar que están dentro de mi alcance.

Nota: Este servicio se centra únicamente en diseño RTL, simulación y síntesis. La programación física en FPGA, pruebas en placa, implementación avanzada y cierre de temporización no están incluidos.