Arreglaré, depuraré o escribiré código verilog y systemverilog

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Anoopraj V

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Diseño, codificación RTL y depuración de FPGA Vivado

¡Hola! Soy ingeniero de diseño RTL con más de 2 años de experiencia en Verilog, SystemVerilog, SVA y desarrollo de FPGA usando Vivado. Me especializo en escribir RTL limpio y optimizado, y en crear As...
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Acerca de este Servicio

Diseñaré y depuraré lógica RTL limpia y sintetizable usando Verilog o SystemVerilog, adecuada para ASIC y FPGA.


Diseño y depuración código Verilog/SystemVerilog optimizado para FPGA de Xilinx (Vivado) y objetivos ASIC. Ya sea que estés atascado en un proyecto universitario o prototipando hardware para tu startup, entrego código modular, documentado y fácil de entender y modificar.

Perfecto para:

  • Proyectos de último año que requieren demostraciones de hardware funcional
  • Prototipos de investigación que necesitan una síntesis confiable
  • Depuración de código legado que no cumple con el cierre de temporización
  • Aprender RTL con ejemplos limpios y comentados

Lo que obtienes:

Verilog/SystemVerilog sintetizable y libre de errores de lint (sin dependencia de proveedor)

Banco de pruebas autoevaluativo con archivos de forma de onda (VCD)

Entrega: código fuente + resultados de simulación + documentación

Mi proceso:

  1. Revisión compartiendo requisitos o diagrama de bloques
  2. Codificación de RTL modular con interfaces claras
  3. Verificación: Banco de pruebas pasa todos los casos extremos
  4. Entrega: código + documentación + soporte para integración

Antes de ordenar: envíame por mensaje tu diagrama de bloques o requisitos.

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fix, debug, or write verilog and systemverilog code
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fix, debug, or write verilog and systemverilog code

Plataforma:

FPGA

Experiencia:

Optimización de SoC

•

pruebas

•

Programación

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